RT bachelor thesis
T1 Prototipo VHDL de un procesador RISC con segmentación y control de riesgos
A1 Ruiz Requejo, Nicolás
A2 Ingeniería en AutomáticaElectrónica, Arquitectura y Redes de Computadores
K1 RISC
K1 VHDL
K1 MIPS
K1 PIPELINE
K1 DATA HAZARDS
K1 CONTROL HAZARDS
K1 FPGA
K1 ARTIX
K1 CACHE
K1 Segmentacion
K1 FORWARDING
K1 microprocessors
K1 RISC-V
K1 Parallelism
K1 COMPUTER DESIGN
K1 COMPUTER ARCHITECTURE
K1 CORES
K1 PeRISCore32
K1 OPEN HARDWARE
K1 OPEN SOURCE
K1 CERN OHL
K1 STRUCTURAL HAZARDS
K1 XILINX
K1 VIVADO
AB A lo largo de este proyecto diseñamos el prototipo de un procesador deconjunto reducido de instrucciones, al que hemos denominado como PeRISCore32,empleando la técnica de segmentación y haciendo énfasis especialmente en lagestión y resolución de los riesgos estructurales, de datos y de control que seproducen entre las instrucciones cuando tiene lugar su ejecución. De esta manera,favorecemos el aumento de conocimiento teórico sobre el análisis de los tipos deriesgos que pueden producirse y por otro lado demostramos su implementaciónpráctica mediante el diseño de un procesador dotado de los mecanismos deresolución de riesgos, empleando el lenguaje de descripción de hardware VHDL.Para su diseño comenzamos realizando una especificación de un subconjunto de laarquitectura MIPS, analizando todos los riesgos encontrados para tal subconjunto.Primero de forma teórica apoyándonos extensamente en diagramas multiciclo. Parapasar posteriormente a describir todos los aspectos diseñados en dos etapas biendiferenciadas. Una primera donde se desarrolla un camino de datos con la técnica desegmentación. Y una segunda donde se diseñan e integran todos los mecanismosnecesarios para gestionar y dar solución a los riesgos. El diseño realizado se pruebaen simulación utilizando las herramientas proporcionadas por el software Vivado® yse implementa en un dispositivo FPGA Artix 7 de Xilinx incluido en la placa dedesarrollo Nexys 4 ddr. Finalmente, aportamos los resultados de la verificaciónfuncional exitosa y el rendimiento alcanzado en su implementación en la FPGA Artix7
YR 2022
FD 2022
LK http://hdl.handle.net/10498/27610
UL http://hdl.handle.net/10498/27610
LA spa
NO Acceda al código fuente en https://github.com/nicruireq/periscore32
DS Repositorio Institucional de la Universidad de Cádiz
RD 10-may-2026