TY  - THES 
A3  - Cifredo Chacón, María Ángeles
AU  - Ruiz Requejo, Nicolás
A4  - Ingeniería en Automática, Electrónica, Arquitectura y Redes de Computadores
PY  - 2022
UR  - http://hdl.handle.net/10498/27610
AB  - A lo largo de este proyecto diseñamos el prototipo de un procesador de
conjunto reducido de instrucciones, al que hemos denominado como PeRISCore32,
empleando la técnica de segmentación y haciendo énfasis especialmente en la
gestión y resolución de...
LA  - spa
KW  - RISC
KW  - VHDL
KW  - MIPS
KW  - PIPELINE
KW  - DATA HAZARDS
KW  - CONTROL HAZARDS
KW  - FPGA
KW  - ARTIX
KW  - CACHE
KW  - Segmentacion
KW  - FORWARDING
KW  - microprocessors
KW  - RISC-V
KW  - Parallelism
KW  - COMPUTER DESIGN
KW  - COMPUTER ARCHITECTURE
KW  - CORES
KW  - PeRISCore32
KW  - OPEN HARDWARE
KW  - OPEN SOURCE
KW  - CERN OHL
KW  - STRUCTURAL HAZARDS
KW  - XILINX
KW  - VIVADO
TI  - Prototipo VHDL de un procesador RISC con segmentación y control de riesgos
M3  - bachelor thesis
ER  -